Western Digital ogłasza procesor Risc Swerv

Western Digital współpracuje z architekturą RISC-V Open Instruction Set Architecture (ISA), dzięki której każdy może wyprodukować projekt procesora bez płacenia honorariów lub opłat licencyjnych. W końcu ogłosił procesor SweRV RISC-V z licencją Open Source.

Nowy procesor SweRV RISC-V z licencją Open Source

W 2017 r. Firma obiecała przejść na RISC-V w zakresie produktów do przechowywania danych, z myślą o wysyłce miliarda rdzeni w ciągu najbliższych dwóch lat. Nvidia zaczęła także przechodzić od zastrzeżonych rdzeni do RISC-V w celu sterowania wejściami / wyjściami swoich produktów graficznych, Rambus używa RISC-V jako części zabezpieczających, a nawet znalazł drogę do kontrolerów pamięci SSD.

Zalecamy przeczytanie naszego artykułu na temat Windows 10 ARM będzie mógł uruchamiać aplikacje 64-bitowe natywnie

Rdzeniem SweRV jest dwukierunkowa superskalarna implementacja 32-bitowego wariantu ISA RISC-V, zawierająca dziewięciostopniowy potok zdolny do ładowania wielu instrukcji, umożliwiający jednoczesne wykonanie w kolejności. Jądro, obecnie wdrożone w węźle procesowym CMOS o długości 28 nm, działa z częstotliwością do 1, 8 GHz i osiąga szacunkową przepustowość 4, 9 CoreMark na megaherc.

Western Digital potwierdził, że planuje nie tylko używać SweRV we własnych produktach, ale także uruchomić go na licencji open source. Dokonało tego już dzięki dwóm technologiom pomocniczym: SweRV Instruction Set Simulator (ISS), za pomocą którego interesariusze mogą testować jądro; oraz OmniXtend, który implementuje spójną pamięć podręczną w sieci Ethernet, koncentrując się na wszystkim - od procesorów po procesory graficzne i koprocesory uczenia maszynowego.

SweRV uruchomi się w pierwszym kwartale 2019 r., Potwierdzono w Western Digital. Co sądzisz o ogłoszeniu tego procesora SweRV RISC-V z licencją Open Source?

Czcionka Techpowerup