Mikron i kadencja aktualizują status ddr5, o 36% większa wydajność niż ddr4

Na początku roku Cadence i Micron zorganizowały pierwszą publiczną demonstrację pamięci DDR5 nowej generacji. Na wydarzeniu TSMC na początku tego miesiąca obie firmy przedstawiły pewne informacje na temat rozwoju nowej technologii pamięci.

Micron i Cadence omawiają swoje postępy w pamięci DDR5

Główną cechą DDR5 SDRAM jest pojemność układów, a nie tylko wyższa wydajność i niższe zużycie energii. Oczekuje się, że DDR5 zwiększy szybkość operacji we / wy z 4266 do 6 400 MT / s, przy spadku napięcia zasilania o 1, 1 V i dopuszczalnym zakresie wahań 3%. Oczekuje się również użycia dwóch niezależnych 32/40-bitowych kanałów na moduł (bez / lub z ECC). Ponadto DDR5 poprawi wydajność magistrali poleceń, lepsze schematy uaktualnień i większą pulę banków dla dodatkowej wydajności. Cadence mówi dalej, że ulepszona funkcjonalność DDR5 pozwoli na zwiększenie przepustowości w świecie rzeczywistym o 36% w porównaniu z DDR4 nawet przy 3200 MT / s, a po 4800 MT / s rzeczywista przepustowość będzie o 87% wyższa. w porównaniu do DDR4-3200. Inną z najważniejszych cech DDR5 będzie gęstość monolitycznych układów scalonych powyżej 16 Gb.

Zalecamy przeczytanie naszego posta na temat serii Intel Core 9000 obsługującej do 128 GB pamięci RAM

Wiodący producenci pamięci DRAM mają już monolityczne układy DDR4 o pojemności 16 Gb, ale te urządzenia nie są w stanie zapewnić ekstremalnych zegarów z powodu praw fizyki. Dlatego firmy takie jak Micron mają wiele do zrobienia, próbując połączyć wysokie gęstości DRAM i wydajność w erze DDR5. W szczególności Micron zajmuje się zmiennym czasem retencji i innymi zjawiskami na poziomie atomowym, gdy technologie produkcji zastosowane dla DRAM osiągną 10-12 nm. Mówiąc prosto, podczas gdy standard DDR5 uwzględnia gęstość i wydajność weselną, twórcy DRAM wciąż mają wiele magii do zrobienia.

Micron spodziewa się, że do końca 2019 r. Rozpocznie proces produkcji układów 16 Gb, wykorzystując proces produkcji poniżej 18 nm, choć niekoniecznie oznacza to, że rzeczywiste aplikacje, które mają tę pamięć, będą dostępne do końca przyszłego roku. Cadence wdrożyło już DDR5 IP (kontroler + PHY) przy użyciu technologii procesowej TSMC N7 (7 nm DUV) i N7 + (7 nm DUV + EUV).

Biorąc pod uwagę kluczowe zalety pamięci DDR5, nie jest zaskakujące, że Cadence przewiduje, że serwery będą pierwszymi aplikacjami korzystającymi z nowego typu pamięci DRAM. Cadence uważa, że ​​SoC klientów korzystających z procesu N7 + będą go wspierać, co zasadniczo oznacza, że ​​chipy powinny trafić na rynek w 2020 roku.

Czcionka Techpowerup